Требуется разработать три схемы на языке VHDL или Verilog с детальной документацией. Каждая схема должна быть оформлена как лабораторная работа, выполненная в среде Max+Plus 2. Убедитесь, что все пункты задания задокументированы.
Прикладное ПО1 заявка
Закрыт
4 года назад