Разработка принципиальной схемы

Евгений2 часа в сервисе
Данные заказчика будут вам доступны после подачи заявки
08.02.2026

Подробное описание заказа

Требуется разработка принципиальной электрической схемы и разводка 4-слойной печатной платы для модуля, включающего микроконтроллер, ПЛИС, Ethernet PHY и аналоговую коммутацию.

Список основных компонентов:

  • MCU: STM32F407 (U15)

  • FPGA: AGM Micro AG10KL144 (U2)

  • Ethernet PHY: Marvell 88E1512 (U1)

  • Аналоговые коммутаторы: ADG884 (U3, U4, U5, U6)

  • Аналоговый мультиплексор: 74HC4051 (U11)

  • TDR защита/буфер: USBLC6-2SC6 (D1, D2)

  • RJ45 с магнетиками: HR911130A

  • SFP разъем: XDSFP-2227000 (или аналогичный)

  • Кварцевые резонаторы: 25 МГц (X1 для PHY), 50 МГц (X3 для FPGA)

Требуемые соединения и обвязка (Pinout и Schematics):

  1. MCU (STM32F407) <---> FPGA (AG10KL144):

    • Шина управления (FSMC): Подключение STM32 к ПЛИС по интерфейсу FSMC (D[0..15], A[0..2], NOE, NWE, NE1). Все необходимые пины STM32 (см. даташит) должны быть соединены с соответствующими IO-пинами ПЛИС.

    • Прерывание: Выходной GPIO-пин от ПЛИС к входному GPIO-пину STM32 для уведомлений о событиях.

    • Разъем для программирования/отладки MCU: SWD-разъем (SWDIO, SWCLK, NRST, VCC, GND).

    • UART: Разъем для отладочного UART (TX, RX, GND).

    • Обвязка MCU: Подключение кварца (8 МГц или 25 МГц по выбору STM32) с соответствующими конденсаторами. Все выводы питания MCU (VDD, VDDA, VREF+, VCAP) должны быть подключены к соответствующим источникам с необходимой развязкой (декаплинг-конденсаторы).

  2. FPGA (AG10KL144) <---> Ethernet PHY (Marvell 88E1512):

    • Интерфейс RGMII: Все линии RGMII (TX_CLK, TX_CTRL, TXD[0..3], RX_CLK, RX_CTRL, RXD[0..3]) должны быть подключены от ПЛИС к PHY. Требуется аккуратная трассировка этих дифференциальных пар.

    • Интерфейс управления PHY (MDIO): Линии MDC и MDIO от ПЛИС к PHY.

    • RESET: Линия RESETn от ПЛИС к PHY.

    • Питание PHY: Все необходимые линии питания PHY (VDD12, AVDD18, DVDD33, VDD33 и т.д.) должны быть подключены к соответствующим источникам с необходимой развязкой (декаплинг-конденсаторы).

    • Кварц PHY: Кварцевый резонатор 25 МГц (X1) для PHY с обвязкой.

    • Конфигурационные пины PHY: Подключение пинов VDDO_SEL, CLK125, CONFIG, RSET, TSTPT и т.д. согласно даташиту PHY для выбора режима RGMII/SGMII и других настроек.

    • LEDs: Подключение пинов LED, LED, LED/INTn от PHY через ограничивающие резисторы к соответствующим светодиодам.

  3. PHY (Marvell 88E1512) <---> RJ45 с магнетиками (HR911130A):

    • Подключение дифференциальных пар MDI[0..3]+/- от PHY к соответствующим выводам трансформаторов в RJ45.

    • Подключение центральных отводов трансформаторов к питанию или земле с обвязкой (конденсатор 1000 пФ 2КВ).

    • Подключение экрана RJ45.

  4. PHY (Marvell 88E1512) <---> SFP разъем:

    • SGMII интерфейс: Подключение дифференциальных пар S_INP/N (RX) и S_OUTP/N (TX) от PHY к соответствующим выводам SFP разъема (RD+/- и TD+/-) через разделительные конденсаторы (AC coupling capacitors).

    • Управляющие пины SFP: Подключение пинов SFP_TX_DISABLE, SFP_RX_LOS, SFP_MOD_ABS (от SFP разъема) к GPIO-пинам ПЛИС.

    • Питание SFP: Подключение 3.3В питания для SFP разъема с развязкой.

  5. FPGA (AG10KL144) <---> Аналоговые коммутаторы (ADG884):

    • Управляющие пины (SW_SEL_...) от GPIO-пинов ПЛИС к управляющим входам коммутаторов ADG884.

    • Подключение линий кабеля (1RJ1 - 8RJ2 на вашей схеме) через ADG884 к схемам TDR/Wiremap.

    • Питание ADG884 (3.3В) с развязкой.

  6. FPGA (AG10KL144) <---> TDR схема (USBLC6-2SC6):

    • Выводы TDR_TXP, TDR_TXN (от ПЛИС, возможно через буферы/резисторы) к входам D1/D2.

    • Выводы TDR_RXP, TDR_RXN (от D1/D2) к высокоскоростным входам ПЛИС.

    • Включение в схему всех пассивных компонентов (R30, R31, R32, R33, C1, C2, C3, C4) согласно вашей схеме.

    • Питание D1/D2 (3.3В).

  7. FPGA (AG10KL144) <---> Тональный генератор (74HC4051):

    • Выход TONE_OUT от GPIO-пина ПЛИС (через резистор R41 1kΩ) к входу мультиплексора 74HC4051.

    • Управляющие пины TONE_SEL_0, TONE_SEL_1, TONE_SEL_2 от GPIO-пинов ПЛИС к управляющим входам 74HC4051.

    • Выходы Y0-Y7 74HC4051 к линиям, подключенным к ADG884.

    • Питание 74HC4051 (VCC, VEE, VSS).

  8. FPGA (AG10KL144) Обвязка:

    • Кварц: Кварцевый резонатор 50 МГц (X3) для тактирования ПЛИС с обвязкой.

    • Питание: Все выводы питания ПЛИС (VDDIO, VDD_PLL, VDD) должны быть подключены к соответствующим источникам с необходимой развязкой.

    • Разъем для программирования FPGA: JTAG-разъем (TCK, TDO, TDI, TMS, VCC, GND) и, возможно, разъем для Active Serial конфигурации.

  9. Общие требования:

    • Питание: Разработка схемы для подачи всех необходимых напряжений (3.3В, 1.2В, 1.8В и т.д.) с входным разъемом питания (например, DC-jack или клеммник).

    • Декаплинг: Правильное размещение декаплинг-конденсаторов максимально близко к выводам питания всех микросхем.

    • Размещение компонентов: Оптимальное размещение компонентов для минимизации длины сигнальных линий, особенно для высокочастотных.

Требования к разводке 4-слойной платы:

  • Разводка на 4-слойной печатной плате.

  • Приоритет: соблюдение целостности сигналов RGMII (дифференциальные пары, контроль импеданса).

  • Минимизация перекрестных помех для аналоговых цепей TDR.

  • Надежное заземление и питание.

  • Выходные файлы: Схема (PDF, исходники в формате вашего САПР), Гербер-файлы для производства платы, файл проекта разводки.

Создание чертежей
Авторизуйтесь для подачи заявки