Лабораторная работа на Verilog

Спроектировать устройство, выводящее свое состояние на семисегментные и на LED индикаторы. Устройство должно поочередно отобразить все биты из таблицы варианта, переключение состояния

осуществляется нажатием на кнопку, подключаемую ко входу устройства.

Реализовать на языке Verilogтестовое окружение и провести верификацию спроектированных моделей при помощи

симулятора iSim из состава САПР Xilinx ISE Design Suite.

Провести апробацию моделей при помощи отладочной платы Digilent Nexys 4 на ПЛИС Xilinx Artix 7

XC7A100T-1CSG324. Комбинации на входах комбинационных схем должны задаваться

при помощи движковых переключателей отладочной платы, комбинации на выходах

комбинационных схем должны отображаться светодиодами отладочной платы. 

Таблицу битов варианта дам.

Так же нужно реализовать фильтр дребезга контактов. Выдам файл описания отладочной платы. Так же могу выдать отчёт уже выполненной данной работы, но нужно будет реализовать её другим способом.