Требуется разработать приемное устройство на языке Verilog, которое будет принимать пакетированные данные и записывать их в память на 400 байт. Устройство должно проверять наличие всех фрагментов и сигнализировать об ошибках, если некоторые пакеты не были приняты. Необходимо предоставить структурную схему устройства и все необходимые комментарии к коду.
Базы данных1 заявка
Закрыт
4 года назад